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    公开号:WO1991016656A1
    申请号:PCT/JP1991/000540
    申请日:1991-04-23
    公开日:1991-10-31
    发明作者:Youichi Imamura
    申请人:Seiko Epson Corporation；
    IPC主号:G02F1-00
    专利说明:
    [0001] 回路セル ·アレイを備えた半導体装置及びデータ入出力装置
    [0002] 明
    [0003] この発明は、 LCDドライバ等のディスプレイ ♦ ドライノ I C, プリ ンタ • ドライ ノ I Cのような多ビッ ト駆動型 I C、 センサ . インターフェイス I Cのような多入出力型 I Cゃゲートアレイ等に関し、 更に詳しくは、 同一の 回路構成を有する回路セルとその入力又は出力電極とが対をなして複数配列 ,ο したアレイ構造の半導体装置とそれを用いたデータ入出力装置に関する。 背景技術
    [0004] 例えば、 L CD用コモン躯動半導体集積回路は、 図 9に示すように、 クロ ックパルス数 Nに相当する周期毎にデータ信号入力電極 1を介して入来する is データ信号 （表示データ信号） DINをクロック電柽 2を介して入来するクロ ックパルス CPに同期して、 初段目 3 , から終段目 3 κ へ頫次シリアル転送 し、 カスケード接続用外部出力電極 4を介して終段目 3 H の出力 C を出力 データ信号 D0UT としてから次段の同様な集積回路に供給する Nビッ ト （N 段） ' シフ トレジスタ回路部 3と、 そのシフトレジスタ回路部 3で直並列変
    [0005] 2β 換されたデータ列 {C , Q2 , · · · QN } に対応してそれらをラツチす る Nビッ ト · ラツチ回路部 5と、 この回路部 5の各段の出力を低電圧 （ 3〜 5 v) の論理電圧レベルから L CD駆動用電圧レベルへ舁圧変換する Nビッ ト ♦ レベルシフト回路部 6と、 この回路部 6の各出力に 1対 1に対応して L CD駆動電源電圧 V。 ， V2 , V3 , V5 を選択し、 電極 9に印加される交
    [0006] Z5 流波形化クロック Mに基づいてその各電圧を交流躯動波形にして印加電圧 Yt 〜YN を出力電極 8 t 〜8N に送出する Nビッ ト · ドライバ回路部 7と を備えるものである · この集積回路においては、 各ビッ ト （各段） の回路構 成が同一で、 それに 1対 1に対応した出力電極 （パッド） 8 , 〜8H を有し ている。 Nビッ ト ' シフ トレジスタ回路部 3及び Nビッ ト · ラツチ回路部 5 は電極 1 0に印加される電源電圧 （3〜5 V ) の低電圧 Vccで駆動されるの で、 低電圧部 L. V. を構成している。 一方、 Nビッ ト · レベルシフト回路 部 6及び Nビッ ト ' ドライバ画路部 7は電極 1 1 , 1 2, 1 3, 1 4にそれ ぞれ卬加される液品駆劻電 EVn (例えば約 38 V ) , V2 (約 3 b v) > V3 (約 2 v) , V5 (約 0 v) を必要とし、 また罨極 1 5に印加される高 電源電圧 VK は約 4 0 Vである。 従って、 Nビッ ト · レベルシフト回路部 6 及び Nビッ ト · ドライバ回路部 7は高電圧部 H. V. を構成している。
    [0007] このような回路セル （シフ トレジスタ回路部， ラッチ回路部， レベルシフ ト回路部， 及びドライバ回路部の各ビッ ト 3i ， 5 i , 6i , 7 i からなる セル） とその対をなす出力電極 8 i の一般的なチップレイァゥ トは、 図 1 0 に示すように、 各ビッ トの並列的なアレイ構造が採用されている。 なお、 同 図に示す実線ジグザグ部分は配線クロス箇所を表す。 全体としてセル及び電 極はチップの X方向中心線に対して対称的に配置されている。 即ち、 セルァ レイはチップ領域を 2分割して第 1ブロック 1 6と第 2ブロック 1 7とに区 分され、 シフ トレジスタ回路部の各段 3， 〜3N はチップ内側領域に、 また ドライバ回路部の各段 7 t 〜7K はチップ 1 8の縁部倒 （長辺周辺部） に作 り込まれている。 出力罨極 8 : 〜8 , はドライバ部の各段 7 t 〜7Ν の外側
    [0008] (チップ周緣部） に配置されている。 高電圧 VK , 液晶駆動電源電圧 V。 ， V2 , V3 , V5 の配線は各バッ ドからドライバ回路都 7及びレベルシフ ト 回路部 6の第 1ブロック 1 6上を X方向に通通し、 そして一 Y方向に延長さ せた後第 2ブロック 1 7上を一 X方向に延在している。 また低電源電圧 V CC の配線もそのパッドからラッチ回路部 5及びシフトレジスタ回路部 3の第 1 プロック 1 6上を X方向に通適し、 そして一 Y方向に延長させた後第 2プロ ック 1 7上を一 X方向に延在している。
    [0009] このようなチップレイァゥ トの L CD駆動半導体集積回路のチップ 1 8は
    [0010] S 例えばテープキャリア方式によりテープキャリア （フィルム） に搭載される
    [0011] (TAB実装） 。 また図 1 1に示すように、 チップ 1 8は直接液晶パネルに 実装される （COG実装） 。 即ち、 液晶バネルは下ガラス基板 G, と上ガラ ス基板 をスぺーサ 1 9で間隔保持し、 その隙間に液晶物質 L Cを充塡し たもので、 その基板上には透明行電極 20と透明列電極 2 1が形成されてい る。 ガラス基板の額縁領域 （非表示領域） 22の面には、 図 1 1 (B) に示 すように、 COG ( Chip On Glass) 技術でチップ 1 8が平面直着けされる。 チップ 1 8の電極 （パッ ド） 上にはバンプ 20が被着され、 このバンプと透 明行電極 20又は透明列電極 2 1とが例えば熱圧着法ないし半田溶接法によ りアウターボンディ ングされる。 なお、 額緣頷域 22の緣部側に延出するリ —ド 23は配線基板 （図示せず） 側との接統端子である。
    [0012] ところで、 上述の電源配線レイァゥ 卜のチップ 1 8においては、 電源電圧 VK , V。， V2 , V3 , V5 , Vccや接地電圧 GNDの配線はチップ表面 をチップ周辺部の電極 （バッド） から始まりコ字状 （開ループ状） に周回し て第 2のブロックの最終段 3Ν , 5Ν , 6 Ν , 7Ν で途絶されている。 この ため、 最終段における各電圧は各バッ ド近傍の導入電圧の値と異なり変動し 易い。 最終段側になるに従い配線長 （配線インビーダンス） が増大するため である。 例えば液晶電源配線の長さは 1 0数關以上で、 配線材料が金属のと に 線抵抗 数 1 0Ωに^^している。 このような電源電圧の変動ない しバラツキは液晶表示のコントラストむらの原因となっている。 最終段で電 源配線を途絶するとなく、 i巡回 （ループ化） するように最終段の配線と初 段側の配線を多屑 £線技術により接銃することもできるが、 ¾源配線間ゃ電 源 S線と信号配線とのクロス点が増加するので、 配線ィンビ一ダンスのパラ ツキを不可避的に招来し、 ドライバ面路部の出力特性がビッ ト毎で不均一に なる。 もっとも、 多層配線技術を用いずに、 配線を引き回してループ化する ことも可能であるが、 配線占有面積の拡大を招く。 チップサイズの大型化は、 図 1 1に示すように、 チップ 1 8を平面着けする額縁領域 2の輻寸法 Wの拡 大を意味する。 液晶パネルにおいては非表示領域たる額縁領璩 2 2の輻寸法 Wをできるだけ抑えたいという要請がある。 殊に、 液晶パネルの高精細西素 化に対] ^してチップ 1 8の多ビッ ト化の進む状況の下では糂寸法 Wの拡大が 強いられる傾向にあるので、 なおさら配線占有面積を抑制しなければならな い。
    [0013] そこで、 上記問題点に鑑み、 本発明の課題は、 回路セルと入力又は出力電 極とが対をなすアレイ構造を有する半導体装置において、 チップレイァゥト を改善することにより、 配線スペースの広げずに、 各セルについての配線ィ ンビーダンスのパラツキを抑制して各入力又は出力特性の均一化を実現した 半導体装置を提供することにあり、 またチップ実装面の縮小化を実現したデ ータ入出力装置を提供することにある。 発明の開示
    [0014] L C D駆動用 I Cのような半導体装置は、 実質的に同一の回路構成の複数 のセルからなる回路セルアレイを有している。 そして、 このような面路構成 を採る半導体装置において、 各セルに関して外部との電気的接続を得るため の例えば 1対 1のような固有の電極を対として持った電極 ·配線バタンとな つている。 この種の半導体装置において、 本発明は、 中核的な回路構成たる 回路セルァレィの頷域を従来のような半導体チップの周辺部寄りに作り込む のではなく、 半導体チップの周緣領域の内倒領域に上記電極の列を形成する と共に、 その電極列と半導体チップの周緣頟域との間の非周緣頷域において 回路セルアレイを作り込んだレイァゥ トを採用するものである。 内側領域に 電極列が配されたレイァゥ トによれば、 チップの細長化を企面することがで き、 またリード実装段階においては電極とリードのボンディング時における リードのェツジショートも防止できる。 このような半導体チップの T A B実 装等において、 イ ンナーリードと電極の接耪構造としては、 電極の列とそれ に実質的に平行のチップ辺のうち钜離の長い方のチップ辺から電槿に対しィ ンナーリードを接統し、 インナーリードとチップのオーバーラップ長さを大 きくすることが望ましい。 そして装置の基板に対するチップ実装法としては、 そのイ ンナーリードから引出しリード部分を介したアウターリード倒が基板 の電極配線に接統することにより、 オーバーラップ長.^ ø存在に ^て基板 実装領域ないし占有幅を圧縮することができる。
    [0015] 2つ以上のプロックに分割される回路セルアレイ構造を持つ半導体装置に おいては、 当然のことながら、 複数のセルの電槿は第 1のブロックに関する 第 1の電極列及び第 2のブロックに閱する第 2の電極列に少なくとも分割さ れるが、 かかる場合においても、 本発明は、 第 1のブロックに厲する第 1の 回路セルアレイは半導体チップの第 1の長辺とその内倒領域に形成された第 1の電極列とに挟まれた第 1の非周緑領域に作り込み、 また第 2のプロック に属する第 2の回路セルアレイは半導体チップの第 1の長辺に対向する第 2 の長辺とその内側領域に形成された第 2の電極列とに挟まれた第 2の非周緣 領域に作り込むというレイァゥ トを採用する。 このようなレイァゥ 卜の半導 体装置によれば、 勿論、 チップとインナーリードのオーバーラップ長さを增 大させることができるので、 上述のような効果を同様に奏するものである。 両電極列を相隣接して配置することが望ましいが、 整列配列でなくとも良い e 例えば、 両電極列の電極群を千鳥状配置とした場合には、 チップ輻を掭小す ることもでき、 チップ実装の領域輻を短缩できる， 電源電極又は接地罨極の 配置としては、 回路セルァレイの電極列の ffi列方向の両端又は片端の外側に 睇接した領域において形成することが望ましい， 電極群がチップの内倒領域
    [0016] 5 上で直線状になるからである。 このような直線状の電極群を持つチップにお ける接耪配線のレイァゥトとしては、 その電濂電極又は接地電極の配線の複 数本がそれらを周回する閉ループ配線 （リング状結線） とすることが望まし い。 配線長の短縮と配線クロス点の滅少を同時に達成することができ、 ビッ ト毎の入力又は出力特性を均一化できる。 更に、 電源電極又は接地電桎に隣
    [0017] . 0 接して半導体チップの短辺領域に外部と鼋気的接統を得る入出力電極の列が 形成されている場合には、 すべての電極は実質的に I字形状を形成する。 こ の I字形状電極配置はチップの直着け実装においてそれらの電搔による自己 平行出し機能が発揮される。 上記のチップとィンナーリードとの接続法は、 回路セルの電極に対する両吊りないし両持ち梁構造のィンナーリードを採用
    [0018] 1 5 することが望ましい。 電極群の直線状配 Sの採用により一括ボンディング時 のチップ平行度を出し易くなり、 また応力滅少も期待できるので、 ァライメ ント性の向上で一括ボインデングの歩留りが改善する。 また、 インナ一リー ドによるチッブ表面の遮蔽被覆によるボンディング時のチップ能動面の押し 傷の防止や放熱特性の改善等も酸し出される。 このようなリードの実装され
    [0019] Z 0 たチップもまた前逑した方法で基板へ搭載することにより、 実装領域幅の縮 小化や装置コンパク ト化を図ることができる。 図面の簡単な説明
    [0020] 図 3Lは本発明の実施例 1に係る液晶 動用半導体装置のチップを示すレィ
    [0021] Z S ァゥ ト図である。 図 2は同チップの T A B実装状態を示す断面図である。
    [0022] 図 3は同チップの T A B実装状態を示す平面図である。
    [0023] 図 4は上述の TAB実装とは別の TAB実装状態を示す断面図である。 図 5 (A) は同チップを液晶パネルの額緑領域に COG実装した状態を示 す平面図で、 図 5 (B) は同状態の額緣領域側を示す断面図である。
    [0024] 図 6は本発明の実施例 2に係る液晶駆動用半導体装置のチップを示すレィ ァゥ ト図である，
    [0025] 図 7は同チップの T A B実装状態を示す平面図である。
    [0026] 図 8 (A) は同チップを液晶バネルの額縁領域に COG実装した状態を示 す平面図で、 図 5 (B) は同状態の額縁領域側を示す断面図である。
    [0027] 図 9は液晶駆動用半鬈体装置の一般的な面路構成を示すブロック図である。 図 10は従来の液晶駆動用半導体装置のチップを示すレイァゥト図である。 図 1 1は同チップを液晶パネルの額縁領域に COG実装した状態を示す平 面図である。 発明を実施するための最良の形態
    [0028] 次に本発明に係る半導体装置の望ましい実施例を添付図面に基づいて説明 する。
    [0029] 〔実施例 1〕
    [0030] 図 1は本発明の実施例 1に係る半 II体装置のチップレイァゥ ト図である β なお、 同図に示す実線ジグザグ部分は配線クロス箇所を表す。
    [0031] この半導体チップ 30は L CD駆動型 I じで、 COG実装の際の額緣領域 の幅寸法を抑制するために長方形ないし細長状としてある。 このチップ 30 に作り込まれた集積回路は、 従来と同様に、 中核的な回路構成として Nビツ ト （例えば 1 00ビッ ト） のシフ トレジスタ回路部 3, ラッチ回路部 5, レ ベルシフ ト回路部 6， 及びドライバ回路部 7を備えている。 そして回路セル アレイの各ビッ トにはそれ固有の出力 （ドライバ出力） Υκ の矩形の出力電 極 （バッド） 8 Ν がドライバ面路部 7の各段 7 Ν の最短瞵接領域に形成され ている。 回路セルアレイは第 1のプロック 3 1と第 2のプロック 3 2に分割 されている。 即ち、 チップの長辺 3 1 a , 3 2 aに平行な中心線 L , を実質 的な境界としてその両倒領域に第 1のプロック 3 1と第 2のブロック 3 2が 振り分けられている。 第 1のブロック 3 1に属するビツ トは l〜 iで、 第 2 のブロックに厲するビッ トは i + 1〜Nである。 但し、 Nは倮数である。 従 つて、 セル面積は実質的に相等しいので、 中心線 L , に対してはその両側に 1ビッ ト目のセルと Nビッ ト目のセル、 2ビッ ト目のセルと N— 1ビッ ト目 のセルのように配列されている。 ある 1つの回路セルに着目すると、 シフ ト レジスタ回路部 3の各段がチップ 3 0の周辺領域側に作り込まれて、 ドライ バ回路部の各段がチップの中心線 L t 側に作り込まれている。 このような作 り込み形式は従来のチップの場合の形式とは丁度逆の閱係になつている。 従 つて、 各ビッ トの信号鼋極 8， 〜8 N はドライバ回路部に隣接した中心線 L i に沿う X方向带状領域 （中央領域） 3 3に形成されている。 第 1のプロ ック 3 1に属するビットの出力電極 8 j 〜8 i と第 2のブロック 3 2に属す るビッ トの出力電槿 8 t 〜8 H は相互に千鳥状 （ジグザグ状） に配列され ている。 このような千鳥配列により腠接する出力電極 8 i , 8 i + , 同士は Y 方向にオーバーラップ部分を持つので、 チップの幅 （Υ方向長さ） を抑える ことができる。 またシフトレジスタ回路部 3とチップの長辺 3 l a , 3 2 a との間は電極 （パッド） の非形成領域であるので、 シフトレジスタ回路部 3 をできる限り長辺 3 l a , 3 2 a寄りまで作り込むことができる。 この点か らもチップの幅寸法を抑制することができる。 勿論、 その分、 チップ長さ （ X方向長さ） の増大を招くが、 岀カ電極 8のピッチ （約 8 0 ミクロン） に対 して L CDの画素は充分大きいので、 後述するように、 COG実装上むしろ 有利である。
    [0032] 回路セルアレイの形成領域の両端外側には図 1の一点鎮線で囲まれた領域 に制御ロジック部 34, 35が作り込まれている。 また出力電極 8 , 〜8N の形成領域たる中心線 L, の带状領域 33の両端外側には矩形の電源雹極 1 0〜1 5及び矩形の接地電極 1 9が形成されている。 その形成頟域の X方向 县さは椎伏顇域 3 3の榴寸法とほぼ等しく、 の翊域内には 2 ί亍 3列で G Μ の電極 （パッド） が形成されている。 带状領璩 33の両端外倒に形成された それぞれの電癍電極 1 0〜 1 5及び接地電極 1 9は短辺 35 a, 35 bに平 行な中心線 L, に関し対称配置にある。 図 1に示すように中心線 L, 側の列 は液晶駆動電癍電圧 V。 の電極 1 1と高圧 ¾源部供耠用の電源電圧 VH の電 極 1 5である。 この列の隣接外側の列は液晶駆動電額電圧 V3 の電極 1 3と 液晶駆動電源 ¾圧 V, の罨極 1 2である。 図示右倒の最外列は接地電圧 GN Dの電極 1 9と液晶駆動電源鼋圧 V5 の電極 1 4である。 また図示左側の最 外列は低電源部供給用の鼋源鼋圧 Vccの電極 1 0と液晶駆動電源電圧 V5 の 電極 1 4である。 図示左右の高霄源電圧 VH の罨極 1 5, 1 5に接続する電 源配線 （A l£線） 36は带状領域 33を腠接して周回している。 この電源 配線 36は高電圧部たるドライバ回路部 7に対して耠電する。 片側の電極 1 5は省略することもできるが、 同様のチップに対してカスケ一ド接続する場 合に利用される。 また同様に、 図示左右の液晶駆動電源電圧 V。 の電極 1 1, 1 1に接続する電源配線 37は閉ループ接続 （リング状接続） の踅濂配線 3 6の外倒を隣接して周回している。 この電源 K線 37は高電圧部たるドライ バ回路都 7に対して耠雹する。 片側の電極 1 1は省略することもできるが、 同捸のチップに対してカスケード接続する場合に利用される。 図示左右の液 晶駆動電源 ¾圧 2 の電極 1 2, 1 2に接続する電源配線 38も閉ループ接 続の鼋頒配線 3 7の外倒を隣接して周回している。 この電源配線 3 8も高電 圧部たるドライバ面路部 7に対して耠電する * 片側の電極 1 2はカスケード 接続用の電極である。 液晶駆動電源電圧 V 3 の電極 1 3 , 1 3に接続する電 源配線 3 9も閉ループ接続の電源配線 3 8の外倒を周回している。 この電瀕 配線 3 8の敷設領域はドライバ回路部 7のレベルシフト回路部 6寄りで、 ド ライパ回路部 7に対して袷鼋する。 また片一方の鼋極 1 3はカスケード接続 用の鼋搔である。 最後の液晶駆動電源電圧 V s の電極 1 4 , 1 4に接続する 電源配線 4 0も閉ループ接続の電源配線 3 9の外側を隣接して周回している。 この電源配線 4 0はドライバ回路部 7に対して耠電する。 また片一方の電極 1 4はカスケード接続用の電極である。 このように、 ドライバ面路部 7に対 し給電すべき電濂電圧 V H , V。， V 2 , V 3 , V 5 の電添 K線 3 6 , 3 7 , 3 8 , 3 9 , 4 0は内側領域の出力電極 8 , 〜8 Κ の周りに 1巡回した閉ル 一プ接耪である。 従って、 これらの配線は互いにクロスしていないので、 配 線ィンピーダンスの均一化による表示コントラストのむらを抑制することが できる。 また図 1 0に示す配線配置と比較して明らかなように、 各電源 S線 の配線長の減少をもたらしている。 各電源配線がチップの中心線 L , の帯状 領域 3 3の周りを辏接して周回しているためである。 特に、 Υ方向長さの減 少が顕著である。 従って、 配線抵抗の滅少により各ビッ トにおける電源罨圧 の変動ないしパラツキも抑制することができる。 これも表示コントラストの むらを改善する。
    [0033] 接地電圧 G N Dの電極 1 9に接続する接地配線は第 1のブロック 3 1側と 第 2のプロック側 3 2のそれぞれにおいて 3本に分岐しており、 その内側の 接地配線 4 1はドライバ回路部 7とレベルシフト回路部 6との境界領域に、 中間の接地配線 4 2はレベルシフト回路部 6とラッチ回路部 5との境界領域 に、 外倒の接地配線 4 3はシフトレジスタ回路部 3の外側領域に各々敷設さ れている。 第 1のブロック 3 1と第 2のブロック 32のそれぞれにおいて電 源電圧 VH の電源配線 36から分歧された外側の電源配線 44はレベルシフ ト画路部 6上に敷設されている。 更に、 低電圧電源 Vccの ¾極 1 0に接続す る霄濂配線 45はラッチ回路部 5とシフトレジスタ回路部 3の境界領域に敷 5 設されている。 なお、 接地配線 4 1, 42, 43、 分岐した電源配線 4 4、 通常の電源配線 45も閉ループ接続することが可能であるが、 表示特性には 影響を及ぼさないので、 従来と同様に、 本実施例では開ループ状態にしてあ る《
    [0034] 低圧電源電圧 VCCや接地電圧 GN Dはロジック制御部 35, 36でも給電
    [0035] !0 されている。 チップの短辺 3 5 a , 3 5 b寄りの中央領域にはデータ信号 D,N, 出力データ D0UT , クロックバルス C P, 交流波形化クロック M等の 所要の入出力信号電極の列 46, 47が形成されている， このため、 中心線 L , に沿う ¾極 8 t 〜8 κ , 1 0〜1 5, 1 9の群とその雨端倒の直交した 入出力信号電極の列 4 6, 4 7は I字状を呈している。 中心線 Lt を境に両 is 側に第 1ブロック 3 1と第 2ブロック 32に分割された回路レイァゥ トでは、 両ブロックとも平等であることから、 入出力信号鼋極も中心線 を境に両 側に均等に振り分けることが望ましい。 それらの信号配線のレイァゥ 卜の対 称性や配線長の等値性を図るためである。 電極群の I字形状は、 後述するよ うに、 チップの基板直着け （C O G) 実装においても優位性を確保できる力、'、
    [0036] 2o 中心線 L, に沿う直線状電極群の両端側に直交した入出力信号電極の列 4 6, 47が存在することは、 C O G実装の際におけるチップ自身の平行出しを容 易にする。 もっとも、 平行出し工程はこの入出力信号電極の列 46, 47の みに依拠するものでないが、 チップ長 （X方向長さ） が長ければ長いほど重 要な意義を持つ。 本実施例ではまた別にチップのコーナー部において位置決
    [0037] Z5 め及び支持用のダミー電極 （ダミーパッ ド） 48 a〜48 dが形成されてい る。 多ビッ ト化のためには、 従来は図 1 0に示す如くチップのコーナー部に ' はドライバ出力の信号電極が形成されており、 位置出し用のダミー電極を設 けることは問韪がぁつたが、 本実施例ではドライバ出力信号電極群が中心線 L i の帯状領域 3 3に形成され、 しかも入出力罨極の列もその両端倒に形成 5 されているので、 コーナー部にダミー ¾接 4 8 a〜4 8 dを確保できる派生 的利益がある。
    [0038] 図 2は本実施例に係るチップの T A B実装状態を示す断面図、 図 3はその 平面図である。 上述のレイァゥト構成を有するチップ 3 0は拡散済みウェハ の段階の状態を示すものであるが、 その後、 各電極 （バッド） に A uのバン t o プ 5 1を形成し、 バンプ付きウェハを完成した後、 ダイシングによってチッ プ化される。 （チップ工程） 。 一方、 組立工程に使用するテープキャリア （ フィルム） 5 2はチップ 3 0の電極配置に合わせたリードパタンがスブロケ ッ ト孔 5 2 aとデバイス孔 5 2 bを持つプラスチックフィルム （例えばポリ イ ミ ド 'フィルム） 上に形成されている。 デバイス孔 5 2 aの開口面積はチ i s ッブ 3 0の平面積より小さく、 実質的に、 チップ 3 0の中央带状の領域に形 成された出力 ¾極 8 , 〜8 N 等のバンプ 5 1が平面的に露出する領域のみに 限定されている。 このテープキヤリア 5 2はデバイス孔 5 2 aの外に樹脂回 り込み用のスリッ ト 5 3 a , 5 3 bを有している。 テープキャリア 5 2はプ ラスチックフィルム 5 4上に接着層 5 5を被着した接着剤付きフィルム （2
    [0039] 2 0 層フィルム） である。 このフィルムの上には銅箔などの金属箔をラミネート し、 ホトレジスト技術やエッチング技術を用いて図 3に示すようなリードパ タンが形成されている。 このリードパタンは、 デバイス孔 5 2 aへ突き出て おり、 バンプ 5 1とィンナーリードボンディングされるべきフィンガーリー ド （インナーリード） 5 6と、 L C Dパネル倒の行又は列電極とアウターリ
    [0040] 25 —ドボンディングされるべきアウターリード 5 7と、 フィンガーリード 5 6 とアウターリード 5 7を一体的に連結する引出しリード部分 5 8とを有する ものである。 なお、 フィルム 5 2の印刷配線板側に接統する引出しリード部 分 5 8の先端には端子 5 8が形成されている。 このようなテープ工程により 作製されたテープキャリア 5 2と前述のバンプ付きチップ 3 0の組立工程 （ 5 T A B実装） が行われる。 即ち、 テープ送りと共に、 チップ 3 0をフェイス アップでフィンガーリード 5 6と位置合わせしてボンディングツールにより フィンガーリード 5 1とバンブ 5 1とがィンナーリードボンディ ングされる。 この後、 ポッティング法によりモールド用樹脂 5 9でチップ 3 0を樹脂封止 する。 ポ ティング時においては、 フィルム 5 2自身がデバイス孔 5 2の外 1 0 に樹脂回り込み用のスリッ ト 5 3 a , 5 3 bを備えているので、 チップ 3 0 の全面を隈無く封止するとができる。 勿論、 デバイス孔 5 2 aの開口面積を チップ 3 0の面積以上に設定することで、 樹脂モールドの未封止部分を無く すこともできるが、 本実施例におけるフィルム 5 2のデバイス孔 5 2 aと樹 脂回り込み用のスリッ ト 5 3 a , 5 3 bとの開口緣部 6 0 a , 6 O bはリー i s ドの裏打ち捕強部としての意義を有している。 これらの開口縁部 6 0 a , 6 0 bが実質上チップ 3 0のバンプ 5 1近傍に存在するので、 フィンガーリー ド 5 6の片持ち梁長さ （張出長さ） は である。 開口縁部 6 0 a , 6 0 b が存在しない場合の片持ち梁長さは Y 2 であるから、 Y t < Y 2 で、 梁長さ (張出長さ） の短綰長さは実質的に Υ 2 - Υ ι である。 フィ ンガーリード 5 Z 0 6の長さが短いほどィンナーリードボンディング時における位置合わせが容 易であり、 またチップのサポート力を増強できる。 更にバンプ 5 1群が直線 状に配列しているため、 一括ボンディング時のァライメント性が向上し、 大 型サイズのチップでもボンディング性が損なわれない。 ィンナーリード群は チップのほぼ全面を Sつているので、 一括ボンディングツールによるチップ 5 表面の損傷を抑えることができる。 バンプピッチが 1 0 0ミクロン以下の微 細ピッチの場合でも一括ボンディングが可能である β また短縮されたフィン ガーリード 5 6によりその撓み量が減少する点とバンプ 5 1ないし電極 （バ 'ンド） がチップ 3 0の中央領域に形成されている点から、 フィンガーリード 5 6とチップ 3 0のエッジとが接觖しにく く、 エッジシ s—トを防止するこ s ができる。 これは殊にボッティングによりモールド用樹脂 5 9の重みで両者 が接触する危険性を排除できる。 開口縁部 6 0 a， 6 O bのないときには、 フィンガーリード 5 6とバンプ 5 1の位置合わせ容易性の利益はないが、 チ ッブェッジ付近のフィンガーリード 5 6に铯縁層を形成することができる。 チップエッジ付近にバンプ 5 1が形成されていないためである。 かかる場合 1 0 もエッジショートを防止することができる β 更に、 チップ表面の上を覆うィ ンナーリード群によつて放熱特性が改善される。
    [0041] 図 4は上述のチップの別の T A B実装状態を示す断面図である。 このテー プキャリア 6 0においては、 デバイス孔 5 2 bに突き出たィンナーリード 6 1はフィルム 5 4に対して両持ち梁構造とされている。 チップ 3 0の中央領
    [0042] I 域 （内側額域） にバンプ 5 1が存在しているので、 インナーリードを片持ち 梁構造とする必然性はない。 この両持ち梁ないし両吊り構造によれば、 図 3 に示す片持ち梁構造に比して、 バンプ 5 1との位 S合わせ精度が一層改兽さ れ、 サポート力も倍加する。 勿論、 チップエッジのシ 3—トの問題も発生し ない。 更にまた、 チップ表面の損傷防止も確保でき、 放熱特性も優れている。
    [0043] 20 図 5 ( A ) は液晶パネルの額縁領域 6 2に C O G実装した状態を示す平面 図である。 液晶バネルのリードのうち引出しリード部分 5 8がチップ 3 0の 平面上にオーバーラップしている。 ところで、 一般に、 引出しリード部分 5 8はバンプ 5 1のピッチより始まりこれより長い面素の行又は列間隔に徐々 に合わせ込む意義がある。 バンプ 5 1のピッチが微細化すればするほど、 引
    [0044] Z B 出しリード部分 5 8の長さを大きくする必要がある。 屈曲度がきつくなれば なるほどリード間距離がバンプピッチより小さくなり、 シ s—トしゃすくな るからである β 従って、 L C D駆動 I C等のような多ビッ ト化ないし電極ビ ツチ微細化の下においては、 リードの屈曲度を抑える必要性があるので、 引 出しリード部分 5 8は不可避的に長くしなければならない。 このような引出 しリード部分 5 8の長大化はガラス基板 G , , G 2 の額縁領域の幅寸法 （張 出長さ） を増やす結果となる。 しかしながら、 本実施例においては、 図 3に 示すように、 引出しリード部分 5 8のすべてがテープキャリア 5 2の上にあ るのではなく、 引出しリード部分 5 8の一部 5 8 aがチップ 3 0上にオーバ 一ラップしている。 これはバンプ 5 1がチップ 3 0の中央領域に形成されて いるため、 そのバンプ 5 1とチップ 3 0の長辺 3 1 a , 3 2 aの間で引出し リード部分 5 8の一部 5 8 aを形成できるからである。 このオーバーラップ 部分 5 8 aの長さは前述したインナーリード 5 6の短縮長さ Y 2 と実 質的に等しい。 このため、 概略的な評価によれば、 図 5 ( Β ) に示すように、 従来の額縁領域の幅寸法 Wに比して本例のその幅寸法 は 2 ( Y z - Y t ) だけ小さい。 額縁領域 6 2の幅寸法が圧縮されることは非表示面積の縮小 化ないし細長化を意味し、 L C Dパネルの実装品たる液晶表示装置のコンバ ク ト化ないし外観体裁 （デザイン） の改善に寄与する。 換言すると、 額緣領 域 6 2の幅寸法を增大させずに、 チップの更なる多ビッ ト化ないし細長化を 図ることができる。
    [0045] 〔実施例 2〕
    [0046] 図 6は本発明の実施例 2に係る半導体装置のチップレイァゥ ト図である。 この半導体チップ 7 0も L C D駆動型 I じで、 C O G実装の際の額緣領域 の幅寸法を抑制するために長方形ないし細長状としてある。 このチップ 7 0 に作る込まれた集積回路は、 実施例 1と同様に、 中核的な回路構成として n ビッ トのシフ トレジスタ回路部 3， ラッチ面路部 5 , レベルシフ ト回路部 6 , 及びドライバ回路部 7を備えている。 そして 1プロックだけの回路セルァレ ィの各ビッ トにはそれ固有の出力 （ドライバ出力） Yt 〜Yn の矩形の出力 電極 （バッド） 8 t 〜8ftがドライバ画路部 7の各段 7 , 〜7η の最短隣接 領域に形成されている。 ηビッ ト · シフトレジスタ回路部 3は長辺 7 1 aの 周辺領域に作り込まれており、 ドライバ画路部 7はチップ内倒領域に作り込 まれている。 そして出力電極 （パッ ド） 8は X方向一列に形成されている。
    [0047] セルアレイの形成領域の雨端外倒には図 6の一点繽線で囲まれた領域に制 御ロジック部 72, 73が作り込まれている。 また長辺 7 1 bの周辺領域の 中央部分にも一点鎖線で示す制御ロジック部 74が作り込まれている。 制御 i o ロジック部 74の内側 X方向にはデータ信号 DIK, 出力データ D0DT , クロ クパルス C P , 交淀波形化クロック M等の所要の入出力信号電搔の列 5 が形成され、 この列は出力電棰 8の列に隣接平行している。 列 7 5の両端外 側には矩形の罨源電極 1 1〜 1 4と矩形の接地罨 S 1 9又は低圧霄源電極 1 0が形成されている。 出力電 S 8の列の両端外側には高圧鼋源の電極 1 5が
    [0048] ！ 5 形成されている， 従って、 チップ上の電極群は 2列で X方向に配列している。
    [0049] 図示左右の高電源電圧 VH の電極 1 5, 1 5に接铙する電源配線 7 6は電極 8の列に近接している。 この電源配線 3 6は高電圧部たるドライバ回路部 7 に対して給鴛する。 片倒の電 S1 5は省略することもできるが、 同様のチッ ブに対してカスケード接铳する場合に利用される， また同様に、 図示左右の
    [0050] 20 液晶駆動電源電圧 V。 の電極 1 1 , 1 1に接挠する電海配線 7 7は電源配線
    [0051] 3 6の長辺 7 1 a側に隊接している。 この電濂配線 7 7は高電圧部たるドラ ィバ回路部 7に対して耠鼋する。 片側の電極 1 1は省略することもできるが、 同様のチップに対してカスケ一ド接铙する埸合に利用される。 図示左右の液 晶駆動蜇源電圧 Vz の電極 1 2, 1 2に接铳する電濠配線 7 8も ¾濂配線 7
    [0052] 25 7の長辺 7 1 a倒に瞵接している。 この電源配線 7 8も高電圧部たるドライ バ回路部 7に対して耠 ¾する。 片側の電搔 1 2はカスケード接続用の電極で ある。 液晶駆動電源電圧 V3 の罨槿 1 3, 1 3に接锈する鼋濂配線 7 9も電 源配線 78の長辺 7 1 a倒に延在している。 この鼋源 g己線 78の敷設領域は ドライバ回路部 7のレベルシフト回路部 6寄りで、 ドライバ回路部 7に対し て耠電する。 また片一方の電極 13はカスケード接続用の電極である。 最後 の液晶駆動電源電圧 V 5 の電極 1 4, 1 4に接耪する電源配線 8 0も電源配 線 79の長辺 71 a側に隣接している。 この電源配線 70はドライバ回路部 7に対して耠電する。 また片一方の電極 1 4はカスケード接続用の電極であ る。 このように、 ドライバ回路部 7に対し給電すべき電源電圧 VK , Vo ,
    [0053] 0 Vz , V3 , V5 の電源配線 76, 77, 78, 79, 80はその領域上を 並行している。 これらの配線は電極 8の列を 1巡回いた閉ルーブ接統ではな いが、 電源電圧 VH の電極 1 5は電極 8の列の両端に形成され、 電源電圧 V。 ， V2 , V3 , V5 の電極 1 1, 1 2, 13, 1 4と電極 8の列の両端 側数電極と 2列を構成している。 接地電圧 GNDの電搔 1 9に接耪する接地
    [0054] I 5 配線は 3本には分歧しており、 その内側の接地配線 8 1はドライバ回路部 7 とレベルシフト面路部 6との境界領域に、 中間の接地配線 82はレベルシフ ト面路部 6とラッチ面路部 5との境界領域に、 外側の接地配線 8 3はシフ ト レジスタ回路部 3の外倒領域に各々敷設されている。 また電源電圧 VH の電 源配線 36から分岐された外側の電源配線 84はレベルシフト回路部 6上に 0 敷設されている。 更に、 低電圧電源 Vccの電極 1 0に接統する電源配線 8 5 はラツチ回路部 5とシフトレジスタ部 3の境界領域に敷設されている。 そし て、 電極 1 1, 1 2, 1 3, 1 4の列の中間領垵に入出力信号電極の列 75 が介在している。 このように、 電源配線を電極 8の列の両端に回り込ませた レイァゥ トによれば、 電源配線又は信号 IS線の配線長を従来法に比して抑制 5 することができる。 本例はチップの細長化に対応した電極及び配線の好適な レイァゥトを提供する。 なお、 7 3 a， 7 3 bは長辺 7 1 a側のコーナー部 に形成された位置決め及び支技用のダミー電 S (バッド） である。
    [0055] 図 Ίは上記の実施例に係るチツプの T A B実装状態を示す平面図である。 同図において図 3に示す部分と同一部分には同一参照符号を付し、 その説明 は省略する。 上述のレイアウ ト搆成を有するチップ 7 0のためのテープキヤ リア （フィルム） 9 2はチップ 7 0の電極配置に合わせたリードパタンがス ブロケッ ト孔 5 2 aとデバイス孔 9 2 bを持つブラスチックフィルム上に形 成されている。 このテープキャリア 9 2は開口面積の異なる樹脂面り込み用 のスリッ ト 9 3 a , 9 3 bを有している。 リードバタンは、 デバイス孔 9 2 aへ張り出しており、 バンプ 5 1とィンナーリードボンディングされるべき フィンガーリード （インナーリード） 5 6と、 L C Dバネル倒の行又は列電 極とアウターリードボンディングされるべきアウターリード 5 7と、 フィン ガーリード 5 6とアウターリード 5 7を一体的に連結する引出しリード部分 8 8とを有するものである。 なお、 フィルム 5 2の印刺配線扳惻に接耪する 引出しリード都分 8 8の先端には端子 5 8が形成されている。 このようなテ ープ工程により作製されたテープキャリア 9 2と前述のバンプ付きチップ 7 0の T A B実装が実施例 1と同様にして行われる。 フィンガーリード 5 6の 片持ち梁長さ （張出長さ） は である。 L C Dパネル側の開口緣部 7 0 b が存在しない場合の片持ち梁長さは Y 3 であるから、 、 < Υ ζ で、 梁長さ (張出長さ） の短縮長さは実質的に Υ 3 - Υ . である。 この短縮長さは実施 例 1の Υ 2 - Υ ι より大である。
    [0056] 図 8 ( Α ) は上記チップの T A B実装後に液晶パネルの額縁領域 1 0 2に C O G実装した状態を示す平面図である。 なお、 周図において図 3に示す部 分と同一部分には同一参照符号を付し、 その説明は省略する。 この実装にお いても、 引出しリード部分 8 8の一部 8 8 aがチップ 3 0上にオーバーラッ ブしている。 これはバンプ 5 1がチップ 70の長辺 7 1 aから離れて形成さ れているためである。 このオーバーラップ部分 8 8 aの長さは前述したィン ナーリード 56の短縮長さ Y3 — Yt と実質的に等しい。 チップ 7 0の幅寸 法が実施例 1のそれに比して小さくできることを考慮すれば、 図 8 (B) に 示すように、 本例の額緣領域 1 02の幅寸法 W2 は実施例 1の輻寸法 W, に 比して小さくすることができる。 産業上の利用可能性
    [0057] 以上のように、 本発明に係る回路セルアレイを備えた半導体装置は、 L C D ドライ ノ' I Cに限らず、 ディスプレイ · ドライ ノ'I C, プリンタ ' ドライ バ I C, センサーィンターフェイス I C, ゲートアレイ等のように、 回路セ ルとその電極が対をなしたアレイ構造の I Cないしは多出力又は多入力の多 ビッ ト型 I Cに対し広く適用でき、 データ入力又は出力装置において実装占 有頷域の幅等を節約するのに適している。
    权利要求:
    Claims請 求 の 範 西
    1 . 実質的に同一の回路構成の複数のセルからなる回路セルアレイを有し、 各セルに関して外部との電気的接繞を得る固有の鼋極を対として持った半導 体装置において、 該面路セルアレイが半導体チップの周縁領域とその内側領 域に形成された上記電極の列とに挟まれた非周縁領域に実質的に作り込まれ てなることを特徴とする面路セルアレイを備えた半導体装置。
    2 . 請求項 1において、 前記電極の列とそれに実質的に平行のチップ辺の うち距離の長い方のチップ辺から前記電極に対し接続したィンナーリードを 有することを特徴とする回路セルアレイを備えた半導体装置。
    3 . 実質的に同一の面路構成の複数のセルからなる回路セルアレイを有し、 各セルに関して外部との電気的接統を得る固有の電極を対として持った半導 体装置において、 該回路セルアレイが半導体チップの周緣領域とその内倒領 域に形成さ た上記電極の列とに挟まれた非周緣領域に実質的に作り込まれ
    1 5 ており、 上記電極の列とそれに実質的に平行のチップ辺のうち距離の長い方 のチップ辺から上記電極に対し接続したィンナーリードを有し、 そのィンナ 一リードから引出しリード部分を介したアウターリード倒が基板の配線電極 に接統されてなることを特徴とするデータ入出力装置。
    4 . 実質的に同一 CiM路構成の複数のセルからなる面路セルァレイを有し、
    Z 0 各セルに閬して外部との電気的接続を得る固有の電極を対として持った半導 体装置において、 該回路セルアレイは第 1及び第 2のブロックに分割される と共に、 該複数の罨極は第 1のプロックに関する第 1の電極列及び第 2のブ ロックに閩する第 2の電極列に分割され、 第 1のブロックに属する第 1の回 路セルアレイは半導体チッブの第 1の長辺とその内側領域に形成された第 1
    2 5 の電極列とに挟まれた第 1の非周緣領域に作り込まれていると共に、 また第 2のブロックに属する第 2の回路アレイは該半導体チップの第 1の長辺に対 向する第 2の長辺とその内側頷域に形成された第 2の罨極列とに挟まれた第 2の非周緑領域に作り込まれてなることを特徴とする回路セルアレイを備え た半導体装置。
    5 . 請求項 4において、 前記第 1の電極列と前記第 2の ¾極列とが隣接し ていることを特徴とする回路セルァレイを備えた半鬈体装置。
    6 . 請求項 5において、 前記第 1の電極列と前記第 2の電極列の各電極は 千鳥状配置であることを特徴とする回路セルアレイを備えた半導体装置。 -Ί-. ~~請求項 4乃至請求項 6のいずれか一項において、 前記罨極列の配列方
    I 0 向の両端又は片端の外倒に陡接した領域には外部との鼋気的接統を得る電源 電極又は接地 ¾極が形成されていることを特徴とする回路セルアレイを備え た半導体装置。
    8 . 請求項 7において、 前記 ¾源電極又は接地鼋極に接統する配線の複数 本が前記回路セルアレイの電極列を周回した閉ループ接铳であることを特徴 とする回路セルアレイを備えた半導体装置。
    9， 諳求項 8において、 前記電澉電極又は接地 極に隣接して前記半導体 チップの短辺領域に外部と電気的接続を得る入出力電極の列が形成されてい ることを特徴とする回路セルアレイを備えた半導体装置。
    1 0 . 請求項 9において、 前記回路セルアレイの電極列， 前記雹源電極又は
    2 0 接地電極及び前記入出力電極の列は半導体チップ上で実質的に I字形状を形 成してなることを特徴とする回路セルアレイを備えた半導体装置。
    1 1 . 請求項 4乃至請求項 1 0のいずれか一項において、 前記回路セルの電 極は両吊りィンナーリ一ドに接続されてなることを特徴とする回路セルァレ ィを備えた半導体装置。
    Z S 1 2 . 実質的に同一の回路構成の複数のセルからなる回路セルアレイを有し、 各セルに閬して外部との罨気的接続を得る固有の電搔を対として持った半導 体装置において、 該回路セルアレイは第 1及び第 2のプロックに分割される と共に、 該複数の電極は第 1のプロックに関する第 1の電極列及び第 2のブ πックに関する第 2の電極列に分割され、 第 1のプロックに属する第 1の回 路セルアレイは半導体チップの第 1の長辺とその内領域に形成された第 1の 電極列とに挟まれた第 1の非周縁領域に作り込まれていると共に、 また第 2 のブロックに属する第 2の回路ァレィは該半導体チッブの第 1の長辺に対向 する第 2の長辺とその内頷域に形成された第 2の電極列とに挟まれた第 2の 非周縁領域に作り込まれており、 該回路セルの電極は両吊りィンナーリード
    I 0 に接続され、 そのィンナーリードから引出しリード部分を介したアウターリ 一ド倒が基板の電極配線に接統されてなることを特徴とするデータ入出力装
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    法律状态:
    1991-10-31| AK| Designated states|Kind code of ref document: A1 Designated state(s): JP KR US |
    优先权:
    申请号 | 申请日 | 专利标题
    JP10801490||1990-04-24||
    JP2/108014||1990-04-24||KR1019910701910A| KR920702779A|1990-04-24|1991-04-23|회로 셀·어레이를 갖춘 반도체 장치 및 데이타 입출력 장치|
    JP50755291A| JP3293135B2|1990-04-24|1991-04-23|回路セル・アレイを備えた半導体装置|
    US08/359,339| US5585666A|1990-04-24|1994-12-19|Semiconductor device with chip layout having inner electrode configuration and liquid crystal display apparatus employing the semiconductor device|
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